nce設計系統公司日前宣布面向Common Platform技術的45納米參考流程將于2008年7月面向大眾化推出。Cadence與Common Platform技術公司包擴IBM、特許半導體制造公司和三星聯合開發RTL-to-GDSII 45納米流程,滿足高級節點設計需要。該參考流程基于對應Common Power Format(CPF)的Cadence低功耗解決方案,而且還包含來自Cadence的關鍵可制造性設計(Design For Manufacturing ,DFM)技術。那些使用通用平臺45納米工藝設計大規模量產型消費電子產品、通信和移動電子設備的客戶將會大幅節省功耗、提高良品率和加快上市時間。

SII 系統,用于預防和重視制造性的設計閉合,而Cadence Chip Optimizer用于增量型基于空間的互連優化以及最終的可制造性優化。Cadence QRC Extractor提供了物理、制造和電氣域之間的基本建模鏈接。DFM效應可以被提取,而時序影響可以被反推到物理實現階段,進行精確的、基于模型的時序優化。