全球電子設(shè)計(jì)創(chuàng)新廠商Cadence設(shè)計(jì)系統(tǒng)公司日前發(fā)布了面向無線和消費(fèi)電子系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)的業(yè)界最全面的商用的驗(yàn)證錦囊,幫助工程師們采用先進(jìn)的驗(yàn)證技術(shù),減少風(fēng)險(xiǎn)和應(yīng)用難度,以滿足上市時(shí)間要求。Cadence SoC功能驗(yàn)證錦囊提供了一種經(jīng)過驗(yàn)證的端到端方法學(xué),它從模塊級(jí)驗(yàn)證延伸至芯片和系統(tǒng)級(jí)高級(jí)驗(yàn)證,并包含用于實(shí)現(xiàn)和管理的自動(dòng)化方法學(xué)。該錦囊可提供完整的實(shí)例驗(yàn)證規(guī)劃、事務(wù)級(jí)和時(shí)序精確的模型、設(shè)計(jì)和驗(yàn)證IP、腳本和庫文件——它們都在無線領(lǐng)域的一些具有代表性的設(shè)計(jì)上得到了驗(yàn)證,并提供實(shí)用的技術(shù)咨詢服務(wù)。

“Cadence SoC功能驗(yàn)證‘錦囊’正是我們進(jìn)行當(dāng)前功能豐富的SoC設(shè)計(jì)時(shí)所必需的,” Kairos Logic公司首席技術(shù)官Chang-Soo Kim表示,“在使用這個(gè)錦囊的過程中,通過它預(yù)先構(gòu)建的驗(yàn)證環(huán)境、IP和工作實(shí)例,我們能看到它節(jié)約的大量時(shí)間。我們認(rèn)為這個(gè)使用驗(yàn)證專家的交付機(jī)制,是通過完備的Incisive 從計(jì)劃到完整的覆蓋率驅(qū)動(dòng)的方法學(xué),從而確保風(fēng)險(xiǎn)降低的極好途徑。”

Cadence的這個(gè)新錦囊可以解決工程師在設(shè)計(jì)和驗(yàn)證SoC設(shè)計(jì)時(shí)面臨的關(guān)鍵挑戰(zhàn):確保設(shè)計(jì)的全面驗(yàn)證、促進(jìn)復(fù)用、管理當(dāng)今SoC中典型的低功耗模式,確保依賴硬件而定的軟件覆蓋率,并在非常緊迫的上市時(shí)間期限內(nèi)完成驗(yàn)證。

“SoC設(shè)計(jì)的功能驗(yàn)證是我們?cè)诎雽?dǎo)體和系統(tǒng)方面的合作伙伴目前面臨的最困難和耗時(shí)的挑戰(zhàn)之一,”ARM處理器部門執(zhí)行副總裁兼總經(jīng)理Graham Budd表示,“通過錦囊以及與ARM的合作,Cadence SoC功能驗(yàn)證‘錦囊’可直接解決這些挑戰(zhàn),并幫助我們共同的客戶更高效地將產(chǎn)品推向市場。”

該錦囊中包含的適用性咨詢服務(wù),可以為執(zhí)行模塊、集成、全芯片和SoC的可預(yù)測和可重復(fù)性驗(yàn)證提供完整和交互式指導(dǎo),并幫設(shè)計(jì)團(tuán)隊(duì)快速容易地采納Cadence Incisive從計(jì)劃到閉合方法學(xué)。

SoC功能驗(yàn)證“錦囊”包括來自Cadence和第三方的設(shè)計(jì)和驗(yàn)證IP,包括ARM968E-S處理器的一個(gè)精確的高速模型、包括互連和外設(shè)的AMBA PrimeCell IP、ARM RealView Development Suite調(diào)試器、來自ChipIdea的USB 2.0、及WiPro的 。該錦囊包括三個(gè)主要的流程:架構(gòu)、RTL模塊到芯片、系統(tǒng)級(jí)。用戶可以將整個(gè)錦囊實(shí)現(xiàn)為一個(gè)集成的流程,或單獨(dú)選擇流程。其中還包含13個(gè)workshop模塊和40余個(gè)hands-on lab,工程師可以使用它們來不斷地提高驗(yàn)證生產(chǎn)力。

“由于當(dāng)今的無線和消費(fèi)芯片設(shè)計(jì)變得日趨復(fù)雜,設(shè)計(jì)團(tuán)隊(duì)正面臨日益增長的壓力,需要應(yīng)用更高效的驗(yàn)證方法和技術(shù),”Cadence驗(yàn)證部門執(zhí)行副總裁兼總經(jīng)理Moshe Gavrielov表示,“SoC功能驗(yàn)證錦囊提供了一種覆蓋整個(gè)驗(yàn)證過程的解決方案,簡化了設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)對(duì)先進(jìn)驗(yàn)證方法的采用。”

Cadence Incisive Plan-to-Closure Methodology在今年第四季度將支持Open Verification Methodology,OVM,OVM基于Cadence的Incisive  Plan-to-Closure URM模塊和Mentor的先進(jìn)驗(yàn)證方法學(xué)模塊。

新的SoC功能驗(yàn)證“錦囊”將在定于9月10到12日在加州圣荷塞召開的CDNLive!硅谷技術(shù)大會(huì)上進(jìn)行展示。

Cadence“錦囊”

Cadence“錦囊”能幫助IC設(shè)計(jì)師加速特定技術(shù)的產(chǎn)品開發(fā),并解決模擬混合信號(hào)、芯片級(jí)封裝(SiP)、覆蓋率驅(qū)動(dòng)的功能驗(yàn)證和射頻集成電路(RFIC)等EDA技術(shù)領(lǐng)域的設(shè)計(jì)挑戰(zhàn)。通過使用Cadence錦囊,客戶可以將更多的設(shè)計(jì)資源集中在設(shè)計(jì)的差異化上面,而不是用于開發(fā)設(shè)計(jì)基礎(chǔ)架構(gòu)。