參考流程8.0版是TSMC的最新一代設計方法學,能夠提高成品率、降低風險和提高設計精確度。該流程提供了經認定的設計建構模塊的參考,給予設計師從規格到出帶的可靠途徑。

Cadence市場部全球副總裁Eric Filseth表示:“TSMC與Cadence一直在不斷創新,這次參考流程8.0也是創新的結晶。TSMC參考流程8.0是一套面向45納米設計的完整、整合以及全面的解決方案。豐富的產品和易用的流程是Cadence提供給我們的共同客戶的關鍵價值。”

TSMC EDA及IP市場部主管指出,“我們與Cadence緊密合作,解決設計師在45納米工藝中碰到的復雜問題。通過我們與Cadence的長期合作,我們能夠為設計師提供最新的功耗管理、工藝變異分析以及可制造性設計技術,這些都緊密地結合到TSMC參考流程8.0中,并集成到TSMC的45納米工藝。”

TSMC參考流程8.0經工藝驗證,能夠讓設計師加快先進45納米設計,有著低功耗、周期短、質量高和制造風險低等特點。Cadence在TSMC參考流程8.0中的貢獻基于Cadence Encounter數字IC設計平臺和Cadence邏輯設計團隊解決方案的多種新功能。這些新功能有多種Cadence工具的支持,包括Incisive Design Team Simulator, Incisive Enterprise Simulator 和Cadence SoC Encounter GXL RTL-to-GDS系統,其中涵蓋:

·Encounter RTL Compiler

·Encounter Conformal技術

·Cadence Encounter Test

·Cadence NanoRoute納米布線器

·Cadence Encounter Timing System

·Cadence VoltageStorm功耗分析

·Cadence QRC提取

·Cadence CMP Predictor

·Cadence Chip Optimizer

作為TSMC與Cadence之間長時間持續合作的一部分,參考流程8.0提供了一個RTL-to-GDS設計流程,加快了高性能和低功耗設計的量產時間。該流程提供了全面的方法,通過提供高級設計法管理功耗解決45納米工藝中的復雜設計問題,解決太緊湊的生產參數、解決功耗漏泄的指數增長并滿足新的提取要求,以精確預估IC互連的芯片行為,并同時解決45納米工藝節點的工藝變異性問題。

這些功能依照RTL到GDS的順序,包括兼容Si2通用功率格式(Common Power Format,簡稱CPF)低功耗流程覆蓋設計的支持,包括設計、驗證、實現和分析。低功耗流程能夠降低功耗漏泄,例如電源關斷(PSO),它不僅需要合成和物理設計支持,還需要Cadence邏輯設計團隊解決方案獨有的功能和實現驗證能力。對于新的45納米布線規則和成品率優化布線的更強的支持,是45納米工藝技術主要解決方案的一部分。

在分析類型中,工藝變異提取、熱分析和熱敏(thermal-aware)漏電分析面向設計關注的新領域。Cadence具備新一代SSTA功能的先進異敏(variation-aware)分析工具,現在還包含統計的漏電分析和優化,提高對制造效應的敏感度。

為進一步提高設計成品率,TSMC參考流程8.0幫助防止、偵測和糾正成品率限制因素,以及提高工藝視窗和管理變異。Cadence Chip Optimizer搭配Encounter NanoRoute提供了基于效率的成品率優化,包括Cadence CMP Predictor的厚度可變性預測能力,用于基于模型的智能金屬填充(intelligent metal fill)和CMP熱點偵測/糾正。CMP Predictor可與Cadence QRC Extraction搭配使用,解決提取中的厚度變異問題,以及搭配Encounter時序系統進行時序分析。此外,該參考流程提供了有光刻意識的布線,和面向第三方光刻分析工具的界面,用于光刻熱點偵測,以及應用Cadence SoC Encounter系統進行自動化熱點糾正。

最后,面向45納米的可測試性設計(DFT)功能,例如有功耗意識的ATPG、XOR壓縮和高速診斷,完善了Cadence解決方案的主要功能。該參考流程支持面向TSMC的45納米工藝技術的設計。

作為對TSMC參考流程8.0的一個重要支持,Cadence還提供了全套兼容CPF的45納米低功耗教程和測試用例,涵蓋模擬、設計、實現和分析,基于TSMC的參考流程。客戶可以使用這些教程和測試用例觀察實際設計中所使用的完整流程。