協作開發是主流IC設計開發商實現低功耗設計的最佳方法。最近,四家供應商聯合發布了一種新的設計流程,并聲稱它能使90納米芯片設計節省40%的功耗。

Cadence、ARM、應用材料公司(Applied Materials Inc.)和臺積電利用Cadence的設計工具和ARM單元庫,已在ARM1136JF-S測試芯片上成功實現了功率節省。這四家公司早前聯合成立了硅設計鏈產業協作組織(Silicon Design Chain Initiative),致力于開發低功耗設計流程。

為了降低功耗,Cadence和ARM開發出了一種新的方案,即將電平轉換器插入到多電源電壓(multiple-supply-voltage,MSV)設計中,這種方法還將Cadence的有效電流源模型(ECSM)格式拓展到多電壓范圍。據說,該舉措降低了37.9%的動態功率和46.7%的泄漏功率,較先前采用相同工具完成相同設計,總功率節省高達40.3%。

硅設計鏈產業協作組織成員表示,其意義在于使低功耗90納米設計不再是大用戶的專利。“2005年,低功耗設計需要成為主流設計。”Cadence技術總監George Kuo指出。

圖1:新設計流程能使90納米
芯片設計功耗降低40%。

由Cadence和ARM攜手完成的這項工作應該使所有的設計人員都受益,而不是局限于Cadence的客戶,Kuo表示。不過,他又補充說,如果沒有協作組織成員使用的全套Cadence工具流程,就不能保證獲得相同的功率節省。這些工具包括RTL編譯器綜合、CeltIC信號完整性分析、VoltageStorm 電源分析以及Encounter IC版圖設計。

Cadence已使MSV設計過程自動化,以便其它用戶也可以使用,Kuo說。MSV設計的挑戰之一是電壓域間連接信號的電壓轉換。這是由電平轉換器(實現電壓轉換的特定單元)以及提供絕緣的鉗位單元(clamp cell)來完成的。

ARM1136內核具有3,400個信號,電壓范圍從0.8伏到1伏。手工插入3,400個電平轉換器是一個冗長乏味的過程。現在Cadence和ARM使這個工作自動完成,將電平轉換器連接到電源軌(power rail)上,并針對面積和時序進行布局優化。

這就要求Cadence的IC實現工具和ARM的IP庫要有所變化,硅設計鏈產業協作組織籌劃指導委員會主席兼Cadence行業聯盟市場總監Susan Runowicz-Smith指出。

她表示,第二個重要貢獻是設計出一個單獨的ECSM庫,可用于多個電壓范圍的延遲預測。平均而言,ECSM模型獲得的延遲預測結果在Spice的0.5%以內,

ARM公司產品技術副總裁Dhurmil Gandhi證實,ARM和Cadence聯手創建了能與Cadence的布局布線工具協同工作的電平轉換器單元,以及可以在不同Vdd電位點進行時序分析的ESCM模型。他提到,在低功耗設計方面,ARM還在同Synopsys及Magma公司進行合作。

作者:葛立偉