Mentor Graphics于最近正式推出Catapult C Synthesis,據(jù)稱是目前唯一能利用非定時(shí)的純C++語(yǔ)言(untimed C++)來(lái)產(chǎn)生高品質(zhì)寄存器傳輸級(jí)(RTL)描述的算法綜合工具,速度最快可達(dá)到傳統(tǒng)人工方式的20倍。

Mentor Graphics表示,有了Catapult C Synthesis,硬件設(shè)計(jì)師就能大幅減少RTL的實(shí)現(xiàn)時(shí)間,改善設(shè)計(jì)流程的可靠性,同時(shí)將硬件縮小。Catapult C Synthesis用來(lái)幫助設(shè)計(jì)師開(kāi)發(fā)下一代、運(yùn)算密集型應(yīng)用的ASIC和FPGA,例如無(wú)線通訊、衛(wèi)星通訊和視訊影像處理。

通過(guò)聯(lián)合系統(tǒng)級(jí)設(shè)計(jì)和硬件設(shè)計(jì),Catapult C Synthesis工具結(jié)合Mentor Graphics的ModelSim仿真器,可為以C語(yǔ)言為基礎(chǔ)的設(shè)計(jì)流程搭建基本架構(gòu)。

Mentor Graphics設(shè)計(jì)創(chuàng)建和綜合部門(mén)總經(jīng)理Simon Bloch表示,Mentor與專門(mén)設(shè)計(jì)極其復(fù)雜器件的重要電子廠商密切合作,共同開(kāi)發(fā)和證實(shí)Catapult C Synthesis工具的優(yōu)點(diǎn)。根據(jù)超過(guò)10個(gè)流片的結(jié)果顯示,這些公司生產(chǎn)出可靠硬件,其尺寸最多減少一半,而且所需時(shí)間大幅縮短。

據(jù)介紹,人工產(chǎn)生RTL的做法已無(wú)法應(yīng)付今日的復(fù)雜及高性能設(shè)計(jì),原因在于產(chǎn)生和驗(yàn)證RTL電路描述的所需時(shí)間,以及原始系統(tǒng)級(jí)規(guī)格轉(zhuǎn)譯過(guò)程所可能引入的各種各樣的錯(cuò)誤。另外,由于人工方法需要耗費(fèi)大量時(shí)間,設(shè)計(jì)人員無(wú)法嘗試所有可能的微架構(gòu)和接口設(shè)計(jì),因此只能得到面積和速度次佳的設(shè)計(jì)；這表明,第一代的行為的和偽定時(shí)的(pseudo-timed)方法已無(wú)法滿足工程師對(duì)于快速、高品質(zhì)設(shè)計(jì)的要求。

藉由提高抽象級(jí)別,并利用通常由系統(tǒng)設(shè)計(jì)人員產(chǎn)生的相同的非定時(shí)的C++原始程序,硬件設(shè)計(jì)人員現(xiàn)在能自動(dòng)產(chǎn)生一條精確的、可重復(fù)性的途徑把C語(yǔ)言模型轉(zhuǎn)變成硬件,且速度遠(yuǎn)快于傳統(tǒng)的人工方法。設(shè)計(jì)人員只需一套源程序就能產(chǎn)生無(wú)錯(cuò)誤的流程,它們不但可靠、可重復(fù)執(zhí)行和可重復(fù)使用,還能產(chǎn)生專門(mén)支持RTL綜合工具及廠商工藝的RTL描述。

Catapult C Synthesis可以對(duì)核心算法及接口都是非定時(shí)的C++源程序進(jìn)行綜合,據(jù)稱也是目前唯一具備這項(xiàng)能力的工具,這讓設(shè)計(jì)人員得以針對(duì)各種微架構(gòu)和接口設(shè)計(jì)執(zhí)行詳細(xì)的what-if 分析,進(jìn)而產(chǎn)生完全最佳化的硬件設(shè)計(jì)。此工具產(chǎn)生RTL,用標(biāo)準(zhǔn)的RTL綜合產(chǎn)品可將此RTL綜合成邏輯門(mén),例如用于ASIC的Design Compiler以及支持FPGA的Precision RTL。

愛(ài)立信移動(dòng)平臺(tái)項(xiàng)目總裁,EDA及設(shè)計(jì)方法協(xié)調(diào)人Peter Nord表示,他們能將邏輯門(mén)數(shù)目減少31%,由于這與硅芯片面積及功耗緊密相關(guān),因此結(jié)論不言自明。

接口綜合與建庫(kù)技術(shù)造成重大區(qū)別

Mentor Graphics介紹說(shuō),其它高級(jí)綜合方法是把非定時(shí)的C++算法包裝至定時(shí)的界面,得到一個(gè)偽定時(shí)的源碼,硬件接口被固定編碼,不能再改動(dòng)。Catapult C Synthesis采用正在申請(qǐng)專利的綜合技術(shù),它能讓非定時(shí)的C++源代碼完全與硬件接口無(wú)關(guān)。利用這種技術(shù),設(shè)計(jì)人員可以快速分析各種性能來(lái)取舍,例如應(yīng)該采用單口存儲(chǔ)器還是雙口存儲(chǔ)器。設(shè)計(jì)人員不必浪費(fèi)硅片面積,他們只需利用接口綜合,就能正確地將硬件資源與目標(biāo)接口的可用頻寬相匹配,還可透過(guò)直觀的用戶界面來(lái)改變約束條件,從一個(gè)接口切換到另一個(gè)接口。這種方法讓同樣的源代碼能用于各種目的,例如單口存儲(chǔ)器、流水?dāng)?shù)據(jù)或是復(fù)雜的先進(jìn)微控制器總線結(jié)構(gòu)(AMBA)總線。

高級(jí)綜合工具必須有能力為目標(biāo)工藝和RTL綜合工具的關(guān)鍵值建立精確模型,讓設(shè)計(jì)人員在各種微架構(gòu)之間做出有效的取舍,這是高級(jí)綜合工具的基礎(chǔ)。Catapult C Synthesis利用與其搭配的Catapult C Library Builder工具,可以從帶有特定工藝庫(kù)的后續(xù)RTL綜合工具里收集詳細(xì)的特性數(shù)據(jù),這使得Catapult C Synthesis能夠準(zhǔn)確地分配硬件資源,同時(shí)迅速提供精確的面積、延時(shí)和吞吐量評(píng)估,不必花費(fèi)許多時(shí)間和精力去執(zhí)行整個(gè)RTL綜合,結(jié)果是在更少時(shí)間內(nèi)得到更高品質(zhì)的設(shè)計(jì)。Catapult C Library Builder工具還允許設(shè)計(jì)人員調(diào)整定制組件,包含存儲(chǔ)器、知識(shí)產(chǎn)權(quán)(IP)、DesignWare以及現(xiàn)有的RTL。