Mentor Graphics公司最近發布了混合信號設計驗證平臺ADVance MS(ADMS) 4.0版。ADMS 4.0新增支持SystemVerilog和SystemC語言,同時包含擴展性能,使得設計者可以以數字設計流程為中心,也可以以模擬設計流程為中心,驗證其設計與最初規范的功能及性能的比較。

據介紹,ADMS 4.0現在完全支持SystemVerilog,SystemC,VHDL,Verilog,SPICE,VHDL-AMS,Verilog-AMS和C語言。同時支持八種語言使得用戶可以在同一設計環境中,從系統級描述階段直到后端版圖驗證階段,進行分模塊設計和完整芯片的功能驗證。

通過ADMS 4.0, Mentor提供了一個擴展到混合信號設計的數字驗證和模擬驗證的單一通用平臺。ADMS可以進行數字為中心的驗證,比如Testbenches(定向測試和準隨機測試)；也可以進行模擬為中心的驗證,比如電路仿真(直流,交流,瞬態,參數,Monte Carlo和Corner等分析)；還可以進行混合信號為中心的驗證比如“跳棋盤”分析。通過這個通用驗證平臺,ADMS 4.0可以并發進行模擬混合信號SoC設計的從上到下或從下到上的設計驗證。

ADMS 4.0同時和Verisity SpecMan Elite集成,這些促成新的混合信號設計所需要的復雜驗證策略,使得結構上的或分割上的早期驗證可以進行,并可以作為Testbenches在整個設計流程中重新使用,可以發現基本的設計缺陷并及早、容易地更正。

對于設計隊伍在地理上分散的全球性公司,ADMS為每一個隊伍提供使用他們所愿意的設計語言實施模塊層次驗證的能力。當模塊集成到一起進行完整芯片的仿真時,包括從其它途徑得到的IP,ADMS可以用來做最終的完整芯片的驗證,保留原先使用的設計語言。這將減少數據兼容性和集成所造成的問題,并發現使用多種驗證工具時可能發生的功能缺陷。

“ADVance MS是獨創的應用于模擬、混合信號和射頻設計的多語言多層次仿真器 ,”Mentor Graphics副總裁、深亞微米部總經理Jue-Hsien Chern指出,“在開發此平臺之前,我們已經有多年的技術研究以及和用戶協作的經驗。通過增加對SystemVerilog和SystemC的支持,Mentor加強了在驗證解決方案的領先地位。”