發布日期：2022-07-15 點擊率：39
Synopsys CEO Aart de Geus在DesignCon大會上發表主題演講時宣稱,隨著設計復雜度增加和速度提高,芯片設計師必須采用最新的驗證方法論,轉移到下一個抽象級。
“在過去,IP和驗證水火不相容。很明顯,我們必須要進行改變,因為設計效率的重心在于IP復用和制造出真正能工作的芯片能力,這些將是設計中最大的挑戰。”
de Geus指出,根據Synopsys的用戶投票,隨著經濟逐步復蘇,2003年設計啟動項目中的最大比例瞄準了500萬門,而2002年為100萬門。
伴隨門數增加的是掩膜成本,每片上漲至接近100萬美元。據研究公司Collett International稱,61%的反復由“功能錯誤”所引起,de Geus表示。
IP模塊的復雜性也在提高。例如,ARM內核的復雜性提升了24倍。此外,新硅片工藝也使硅復雜性與日俱增,如信號完整性、功耗及時序問題。因此,未來的設計和制造將變得更加糾纏不清。
為了解決這些問題,IC設計組必須采用最新的驗證語言層次,從HDL轉移到SystemVerilog,并且采納最新的驗證方法論。驗證方法需要擴展到能夠集仿真、命題驅動設計、測試基準生成及特性校驗一體。
