FPGA工具初創(chuàng)公司Hier Design Inc.宣布增強其PlanAhead軟件功能,使其更適合用于ASIC原型。PlanAhead是一種面向復(fù)雜FPGA的層次化平面布局和分析工具。

最初發(fā)布于2003年7月的PlanAhead抓取FPGA綜合工具生成的EDIF網(wǎng)表,自動或手動將設(shè)計分割成層次化的模塊,以發(fā)現(xiàn)FPGA設(shè)計的優(yōu)化布局。它輸出面向FPGA供應(yīng)商布局和布線工具而優(yōu)化的EDIF網(wǎng)表。

許多FPGA被用于ASIC原型,Hier Design公司如今新增的擴展支持這種功能。其中一個是新型電路圖閱讀器,另一個新特性是讓設(shè)計師把IP模塊輸出為硬宏。

據(jù)Hier Design的CTO Salil Raje稱,該公司還在開發(fā)一種特性,能夠讓設(shè)計師創(chuàng)建面向Xilinx FPGA的RPM(Relatively Placed Macros)。預(yù)計此項特性將于2004年初面世。

Raje表示,PlanAhead針對層次化布局和布線而構(gòu)建,實現(xiàn)方便的輸入和輸出IP模塊。

添加了新功能后,IP模塊的平面規(guī)劃和布局可被保存并重新包含入新設(shè)計內(nèi),Raje說。IP模塊能在FPGA內(nèi)移動,指令即時說明模塊的優(yōu)化位置。“這項功能是ASIC的一個普通任務(wù),但對于FPGA來說曾經(jīng)異常困難。”他指出。