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      SystemVerilog贏得Cadence支持,EDA標準化進程峰回路轉(zhuǎn)

      發(fā)布日期:2022-07-15 點擊率:30

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      EDA標準化進程已經(jīng)取得重大突破:Cadence公司表示它將支持Accellera的SystemVerilog語言,但不一定是目前的SystemVerilog 3.1規(guī)范,因為Cadence認為該規(guī)范尚不完善。

      另外,Accellera宣布IEEE已經(jīng)批準高級庫格式(ALF),即IEEE 1603-2003文件。ALF為設計庫提供了標準語言和語義描述。IEEE還批準了一個新的VHDL綜合子集標準以及VHDL的一些新增功能。

      與此同時,Synopsys公司正在推出第三方SystemVerilog支持計劃,并得到了30多家EDA供應商、咨詢和培訓公司以及IP提供商的響應,其中許多公司是第一次宣布支持SystemVerilog。Synopsys公司對SystemVerilog3.1的貢獻非常大,而且一直是它的最主要支持者。

      此前,Cadence公司不僅拒絕支持SystemVerilog,反而把其技術(shù)捐獻給正在開發(fā)Verilog 2005版的IEEE 1364委員會。由于Accellera錯過了將SystemVerilog捐獻給IEEE 1364工作組的最后期限(2003年8月),業(yè)界曾似乎要面臨兩種不兼容的Verilog版本。

      現(xiàn)在,Cadence明顯想扮演“和平使者”的角色。不久前,它宣布聘請IEEE設計自動化標準委員會(DASC)原主席Victor Berman擔任該公司新設立的語言與標準化策略總監(jiān)一職。Berman表示,他將盡自己最大努力把Accellera與IEEE 1364委員會統(tǒng)一到共同的目標上。SystemVerilog贏得Cadence支持,EDA標準化進程峰回路轉(zhuǎn) - 1VSPACE=12 HSPACE=12 ALT="Berman:“我將盡量消除Accellera和IEEE之間存在的任何隔閡。”">

      “我們的意圖是確保Accellera開發(fā)的技術(shù)被接受為業(yè)界和全球的標準,從而形成唯一的一種語言。”Berman說,“我們正在積極地與Accellera和IEEE協(xié)商。就我個人而言,我將盡量消除這兩個組織之間存在的任何隔閡。”

      Berman透露,Cadence將公布一份詳細的SystemVerilog產(chǎn)品支持計劃,但不是針對目前的3.1版規(guī)范。“我們不想受3.1規(guī)范的約束,因為Accellera還沒有正式發(fā)布該規(guī)范,而且我們認為它目前還不是最終文檔。”他解釋道。

      這一立場遭到了Synopsys公司戰(zhàn)略市場發(fā)展部副總裁Rich Goldman的反駁。“Accellera在5月29日已經(jīng)批準SystemVerilog 3.1。”他表示,“因此,有關(guān)3.1規(guī)范是一個標準或者最終文檔的事實是毫無爭議的。”他呼吁Cadence承諾支持所有的systemVerilog 3.1,并撤回與它重疊的Verilog 2005技術(shù)提案。

      Accellera主席Dennis Brophy對此倒不是十分擔心。他強調(diào),EDA供應商今天仍然在實現(xiàn)Verilog 2001中的各種功能。“不要幻想在一夜之間就得到100%的支持,”他說,“這些都是標準的實踐過程。”

      雖然SystemVerilog 3.1已經(jīng)可以公開獲得,但版權(quán)還沒有交給IEEE,Brophy指出。Accellera希望先獲得一些實現(xiàn)經(jīng)驗,并準備一個“穩(wěn)定版”。

      與此同時,Synopsis公司最新的SystemVerilog推進計劃使第三方供應商可以提前用到基于SystemVerilog的工具,包括Synopsys的VCS仿真器和HDL編譯器,后者是用于Design Compiler的前端語言編譯器。VCS已經(jīng)支持SystemVerilog 3.0,并將增加SystemVerilog 3.1的聲明。

      轉(zhuǎn)向ALF

      至于ALF方面,Accellera與IEEE沒有分歧。ALF可以為從標準單元到分層模塊的所有IC庫提供標準格式。ALF支持功能、電氣和版圖視圖。ALF的支持者表示,它將使設計人員能夠更好地控制庫,而不必像以前那樣從代工廠或ASIC供應商獲得它們。

      “IEEE 1603標準是向納米設計邁出的重要一步,”Accellera的Brophy表示,“該標準為工具提供商和數(shù)據(jù)創(chuàng)建人員樹立了一個可以達到的堅實目標。它向業(yè)界發(fā)出一個信號,即ALF已經(jīng)準備好進入主流應用。”

      Accellera的ALF技術(shù)委員會主席、NEC電子公司高級工程經(jīng)理Wolfgang Roethig表示,ALF已經(jīng)得到廣泛支持。他透露,ALF的用戶包括: Alternative系統(tǒng)概念公司、Cadence、Magma、Sequence、Synopsys和Tera Systems等EDA供應商; ARM、Artisan、Library Technologies和Silicon Metrics等IP供應商;以及杰爾系統(tǒng)、英特爾、摩托羅拉、NEC和飛利浦等芯片供應商。

      綜合標準出臺

      Accellera還宣布,Verilog和VHDL RTL綜合標準已經(jīng)通過投票,將分別成為IEEE 1076.6-1999 和IEEE 1364.1-2002文件。這些IEEE標準的工作組主席Jayaram Bhasker指出,Verilog子集實際上在2002年12月已經(jīng)得到批準,但VHDL子集是最近才獲得批準。

      這兩種IEEE標準除了包含Synopsys的綜合子集外,還提供了那些子集以外的附加功能,如Verilog 2001中的“generate”聲明。

      與此同時,IEEE 1076-2002 VHDL強化了三個方面的功能。第一是級聯(lián)和實數(shù)類型的定義,它旨在提高工具的可移植性。第二,VHDL現(xiàn)在支持注釋中的多字節(jié)字符,從而允許用亞洲語言書寫文檔。第三,緩沖模式端口已經(jīng)改進,使它們很容易與“out”或“inout”模式端口一起使用。

      作者:葛立偉


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