Cadence Design Systems公司與ARM公司日前宣布,推出基于Cadence Encounter數字IC設計平臺的ARM-Cadence Reference Methodology。ARM-Cadence Reference Methodology包含對信號完整性流程的支持,其融合了CeltIC串擾分析與修正以及VoltageStorm電源網絡分析功能等Encounter平臺的核心技術。

雙方表示,ARM-Cadence Reference Methodology是一種簡縮參考流程,它為ARM 伙伴提供可預測的RTL-to-GDSII實現,同時可以實現可預測的性能、功耗和面積結果。這種方法還為SoC集成提供準確的抽象模型。新的ARM-Cadence Reference Methodology采用了所有Cadence Encounter平臺技術,包括最新收購的Verplex Conformal邏輯等效檢驗器。

“該Reference Methodology對ARM和Cadence客戶來說代表了方法能力重要的一步發展,”ARM的EDA關系主管Noel Hurley指出:“這種聯合開發的新參考方法使雙方的客戶能夠靈活使用ARM軟IP,同時還可以降低潛在的信號完整性錯誤,從而確保可預測的性能并加快芯片的整體開發時間。”

ARM-Cadence Reference Methodology所支持的Cadence Encounter平臺技術包括SoC Encounter RTL-to-GDSII系統(其包括BuildGates Synthesis、Cadence Physically Knowledgeable Synthesis、NanoRoute Ultra Nanometer Router和CeltIC Crosstalk Analyzer)、Fire&Icea QXC, Assura DRC、VoltageStorm Power Grid Verification、以及Verplex Conformal Logic Equivalence Checker。

據悉,ARM-Cadence Reference Methodology得益于Cadence接近40個ARM Powered設計的Tape-out的經驗。Cadence是ARM技術利用項目—ATAP的成員。2003年3月,兩公司宣布達成了為期5年的協議,旨在實現芯片設計鏈優化。此協議的基礎是兩公司已經在驗證、驗證加速/仿真以及信號完整性等方面展開的合作。

ARM表示,將于2003年第四季度供應ARM-Cadence Reference Methodology,其最初支持ARM946ES核。未來ARM-Cadence Reference Methodology將提供對所有其他ARM軟核的支持。