對(duì)于高頻系統(tǒng)來說,電磁干擾(EMI)是個(gè)不小的危害,噪聲具有頻譜寬、隱蔽性強(qiáng)、難于消除等特點(diǎn),因此將噪聲抑制到最小對(duì)提高系統(tǒng)性能指標(biāo)是必要的。對(duì)于抑制噪聲、減小EMI,可以通過改進(jìn)電源方案、降低電源噪聲、優(yōu)化時(shí)鐘方案、正確產(chǎn)生邏輯信號(hào),以及設(shè)計(jì)接口電路和信號(hào)線連接部分。本文將闡述如何通過上述方案減小高頻系統(tǒng)控制電路產(chǎn)生的噪聲以提高系統(tǒng)性能。

對(duì)于實(shí)現(xiàn)10納秒觸發(fā)控制電路這一基本功能并不是一件難事,但是對(duì)于某些領(lǐng)域,會(huì)有一些特殊的要求,要想完全達(dá)到指標(biāo),對(duì)電磁兼容性有很高要求。本文提出的設(shè)計(jì)應(yīng)用于對(duì)高頻電路的控制,可實(shí)現(xiàn)對(duì)系統(tǒng)無射頻干擾,傳輸距離可達(dá)到30米,滿足TTL電平要求,最高時(shí)鐘頻率為50MHz。

整個(gè)電路設(shè)計(jì)主要分為四部分:電源部分設(shè)計(jì)(包括底層設(shè)計(jì))、時(shí)鐘部分設(shè)計(jì)、邏輯部分設(shè)計(jì)和接口部分設(shè)計(jì)。對(duì)于減小系統(tǒng)噪聲,電源的管理是首要的。首先采用高性能DC-DC進(jìn)行電能的轉(zhuǎn)換,把有紋波輸出的直流電源隔離?？刂齐娐分胁⒉皇菃坞娫垂╇姷?對(duì)于緩沖電路是采用5V供電,對(duì)于可編程器件采用和供電,因此還需要兩個(gè)LDO對(duì)電壓進(jìn)行變換。

對(duì)于外部時(shí)鐘部分,電路中采用了精度小于30ppm的晶振,給可編程器件提供時(shí)鐘源。由于可編程邏輯器件內(nèi)置鎖相環(huán),可以保持與外部時(shí)鐘的同步,同時(shí)還可滿足倍頻需要,可編程邏輯器件還內(nèi)置全局時(shí)鐘總線,可滿足邏輯的同步建立。為了驅(qū)動(dòng)外部TTL設(shè)備,控制系統(tǒng)采用了可編程邏輯器件和高速CMOS器件進(jìn)行緩沖,為了實(shí)現(xiàn)長距離傳輸,還需對(duì)輸出信號(hào)進(jìn)行終端匹配。接口部分指的是接插件,接插件具有較大的引線電感,很容易造成信號(hào)傳輸線的阻抗不匹配,因此需要做好屏蔽才能減少EMI問題。

為了提高整體性能和增強(qiáng)抗ESD能力,電路采用四層PCB板設(shè)計(jì)。四層板的排列為:第一層為元件層和重要信號(hào)布線層,第二層為地層,第三層為電源層,第四層為一般信號(hào)布線層。第一層緊鄰地層,可對(duì)信號(hào)回路提供最好的耦合,因此應(yīng)布最重要的信號(hào)線,同時(shí)為了減小引線電感,頂層器件全部選用表貼器件。第二層為地平面,對(duì)地層信號(hào)提供最好的耦合回路,同時(shí)對(duì)電源層提供一定的去耦。第三層電源層只是直流電源走線,為簡化設(shè)計(jì),并未布置成電源面,對(duì)于沒有電源線的空白區(qū)域,可以布置一些不是很重要的信號(hào)線,而且這些信號(hào)線要距離電源線較遠(yuǎn),不能對(duì)電源造成串?dāng)_。第四層為信號(hào)線層,對(duì)于緩沖器后面的線,由于加了終端匹配,上升沿變緩,因此不容易超過電長走線長度,基本在第四層傳到控制輸出端口?？刂普w框圖如圖1所示。

電路的電源及接地部分設(shè)計(jì)

1. 電源隔離及電壓轉(zhuǎn)換

外部直流供電電源采用線性電源供電,紋波較小,但直流噪聲仍然可達(dá)到50mV,通過DC- DC模塊進(jìn)行能量轉(zhuǎn)換后,噪聲可降低到25mV以下,由于DC-DC對(duì)高頻進(jìn)行了很好的抑制,因此,電源部分帶來的噪聲不會(huì)串到高頻系統(tǒng)中。在DC-DC模塊輸入端加整流和電容濾波處理,是在DC-DC模塊之前對(duì)噪聲的抑制。DC-DC輸出端加穩(wěn)壓處理是為了保證對(duì)供電器件的保護(hù),同時(shí)加電容對(duì)輸出的低頻部分進(jìn)一步做濾波處理。在控制系統(tǒng)中,可編程邏輯器件的供電并不是單電壓的,還需要DC-DC輸出的5V直流通過LDO進(jìn)行變壓,LDO對(duì)DC-DC輸出的電壓中的噪聲部分還可進(jìn)一步抑制,尤其是對(duì)高頻部分,通過2個(gè)LDO,將5V直流電壓變到和兩組輸出到可編程器件。DC-DC去耦處理如圖2。

2. 接地部分設(shè)計(jì)

此控制系統(tǒng)采用四層PCB設(shè)計(jì),具有完整的地平面,可以對(duì)信號(hào)提供低阻抗返回路徑,因此可以降低信號(hào)對(duì)外界造成的輻射。對(duì)于接地部分,有單點(diǎn)接地和多點(diǎn)接地兩種設(shè)計(jì)。對(duì)于1MHz以下的部分采用單點(diǎn)接地,這時(shí)分布阻抗的影響較小。對(duì)于1MHz或更高頻率的電路部分,返回路徑的電感會(huì)對(duì)電路產(chǎn)生作用,產(chǎn)生壓降或射頻電流,因此高于1MHz的電路部分采用多點(diǎn)接地。多點(diǎn)接地可以減少噪聲產(chǎn)生電路與參考面間的電感。

時(shí)鐘信號(hào)線最大走線長度計(jì)算

采用有源時(shí)鐘主要是為可編程邏輯器件提供參考信號(hào),時(shí)鐘的精度可以直接決定控制電路的性能。本設(shè)計(jì)中時(shí)鐘的精度采用30ppm,通過可編程邏輯器件內(nèi)的鎖相環(huán)電路,實(shí)現(xiàn)對(duì)參考時(shí)鐘的同步。有源時(shí)鐘由外部直接供電(),即可輸出時(shí)鐘信號(hào),時(shí)鐘輸出信號(hào)升降沿基本為4～6ns,在設(shè)計(jì)時(shí),時(shí)鐘信號(hào)線的走線長度不應(yīng)超過電長走線,超過此長度的線叫電氣長線,就會(huì)產(chǎn)生傳輸線效應(yīng)。采用基本公式計(jì)算時(shí)鐘信號(hào)單程最長走線的公式為:

L=(t_r/2)*V_P

V_P=

L:在微帶線(micro strip line)中電氣長線長度；

t_r:信號(hào)上升沿時(shí)間,取4ns；

V_P:信號(hào)在微帶線中傳輸?shù)乃俣龋?

C:光速

ε:元件層與地平面的相對(duì)介電常數(shù),通常取4.5。

按上述公式計(jì)算的時(shí)鐘信號(hào)在微帶線中傳輸?shù)乃俣葹?10⁸m/s,因此,始終信號(hào)線最大走線長度。

為了保證時(shí)鐘信號(hào)的完整性,在有源時(shí)鐘電源輸入端需要加去耦器件,電路如圖3所示,在此電路中,采用和的π型網(wǎng)絡(luò),比單獨(dú)使用一個(gè)的電容去耦性能在高頻部分改善6dB,見圖4。

另外,時(shí)鐘在進(jìn)行布線時(shí)不應(yīng)有層間跳變,因?yàn)槊總€(gè)通孔會(huì)產(chǎn)生1～3nH的電感,這一走線電感可能引起信號(hào)完整性問題以及阻抗不匹配和潛在的RF輻射,對(duì)高頻系統(tǒng)都可能產(chǎn)生負(fù)面的影響。

電路的邏輯部分設(shè)計(jì)

邏輯部分主要包括邏輯輸入、邏輯輸出、數(shù)據(jù)緩沖和終端匹配4個(gè)部分,邏輯的產(chǎn)生靠可編程邏輯器件來完成,由于產(chǎn)生的是低壓邏輯信號(hào),因此需要高速CMOS器件進(jìn)行緩沖,來驅(qū)動(dòng)控制設(shè)備。

1.邏輯輸入

對(duì)于低電壓可編程邏輯器件來說,如果輸入信號(hào)電平偏高,通常在信號(hào)輸入端串接一限流電阻,阻值根據(jù)具體器件和電壓差而定,對(duì)于此設(shè)計(jì)電路來說,輸入信號(hào)為標(biāo)準(zhǔn)TTL信號(hào),而可編程邏輯器件輸入電平最大為兼容,因此在輸入信號(hào)與可編程器件之間串接一個(gè)100歐姆電阻進(jìn)行限流,以保證可編程器件的使用安全。

2.邏輯輸出

為了保證輸出的同步性,在可編程邏輯器件內(nèi)部,對(duì)輸出信號(hào)做了鎖存。同時(shí),可編程邏輯器件內(nèi)部的布線也是很復(fù)雜的,通常器件廠家總是公布對(duì)邏輯布線進(jìn)行了很大的升級(jí)、改進(jìn),但仍然有很大的提升空間,因此,通過人為的邏輯控制以及內(nèi)部的布局控制,對(duì)于改善信號(hào)輸出性能會(huì)帶來一定的改善。這就好比很多PCB廠商,雖然軟件本身的自動(dòng)布線功能一再改善,但多數(shù)情況下還是達(dá)不到完全理想的性能,還需手工修改進(jìn)行補(bǔ)償。

3.數(shù)據(jù)緩沖

可編程邏輯器件只是實(shí)現(xiàn)了邏輯關(guān)系的產(chǎn)生,但輸出的數(shù)據(jù)驅(qū)動(dòng)能力和傳輸距離都受到了很大的限制,因此還需要加數(shù)據(jù)緩沖來對(duì)控制設(shè)備的驅(qū)動(dòng)。設(shè)計(jì)中采用高速CMOS器件進(jìn)行數(shù)據(jù)緩沖,具有高扇出電流、高速、功耗低等特點(diǎn),但此控制電路控制信號(hào)傳輸距離為30米,以此需要將TTL轉(zhuǎn)為差分控制,接收端在將差分信號(hào)轉(zhuǎn)為TTL信號(hào),即可實(shí)現(xiàn)高速遠(yuǎn)距離的控制。

4.終端匹配

對(duì)于差分傳輸,1M頻率的信號(hào)通?？蓚鬏?0米作用,但為了保證信號(hào)的完整性,通常在差分接收端加120歐姆平衡電阻,同時(shí)在信號(hào)線上串接一匹配電阻。本設(shè)計(jì)根據(jù)實(shí)際需要選用51歐姆匹配電阻,不同的情況需要做調(diào)整。

電路的接口部分設(shè)計(jì)

電路的接口部分采用DB型插頭進(jìn)行差分信號(hào)的傳輸,差分信號(hào)在傳輸時(shí)不容易輻射干擾,但由于阻抗不匹配造成的干擾還是可能產(chǎn)生誤碼的。插頭采用彎針焊接到PCB上,彎針和焊接孔將會(huì)產(chǎn)生一定的電感,造成傳輸路徑的不匹配,由于阻抗不匹配造成信號(hào)在接插件處反射,對(duì)后面一級(jí)控制系統(tǒng)產(chǎn)生EMI。將接插頭的外殼接到數(shù)字地,在接到系統(tǒng)地的低阻抗回路就會(huì)對(duì)接插頭處的反射噪聲信號(hào)提供一個(gè)低阻抗回路,從而減小對(duì)下一級(jí)電路的影響。當(dāng)然,主要的消除措施是在接收端加終端匹配。

本文小結(jié)

本文介紹的設(shè)計(jì)方案具有很高的控制信號(hào)轉(zhuǎn)換速度,較長的通訊距離,會(huì)對(duì)高頻系統(tǒng)產(chǎn)生很小的EMI。控制電路采用四層PCB和較優(yōu)化的布局,還提高了抗ESD能力。在電源部分采用了DC-DC隔離和LDO器件對(duì)可編程邏輯進(jìn)行分壓處理。DC-DC是能量轉(zhuǎn)換器件,可以對(duì)輸入噪聲做很好的隔離,本身產(chǎn)生的噪聲也低于25mV,LDO器件可除穩(wěn)壓輸出外,還可以對(duì)噪聲進(jìn)行抑制。采用高精度晶振和數(shù)組鎖相環(huán)時(shí)鐘控制可以提高系統(tǒng)精度和可靠性,還可以對(duì)外部時(shí)鐘進(jìn)行倍頻處理。邏輯產(chǎn)生部分,采用高速CMOS器件進(jìn)行緩沖并采用差分形式將信號(hào)進(jìn)行轉(zhuǎn)換,既提高了轉(zhuǎn)換速度又增加了控制距離。由于接插件部分給傳輸帶來的阻抗不匹配,因此接插件做接地處理,給噪聲提供低阻抗返回路徑,同時(shí)在接收端加匹配措施,避免了干擾信號(hào)傳到下一級(jí)系統(tǒng)中。

高頻噪聲會(huì)對(duì)高頻系統(tǒng)信號(hào)產(chǎn)生干擾甚至交調(diào)到高頻系統(tǒng)中,因此對(duì)于本設(shè)計(jì),對(duì)噪聲抑制和提高EMC做了很好的改善,如晶振的電路設(shè)計(jì)中,采用和的π型電容網(wǎng)絡(luò)使噪聲抑制得到6dB的改善,但這種改善只有在高頻部分才會(huì)有效,在低頻部分和使用的電容進(jìn)行去耦效果幾乎是一樣的。

作者:孫亞光

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