直到最近,芯片設計人員仍主要專注于優化硅片內設計。但隨著時鐘頻率向千兆赫茲發展,設計人員發現IC封裝成為限制IC性能的重要因素之一。這種情況已成為賽靈思公司在設計下一代多處理器FPGA平臺系列及產品時要重點考慮的問題。

在設計小組開始為新的產品平臺FPGA項目作規劃時,就必須考慮到日益突出的時鐘頻率設計問題。晶體管尺寸不斷縮小也使互連挑戰從硅片轉移到了封裝。今天,在我們構想一種IC之前,就要確定將要采用的封裝形式。

對于含有多達4個微處理器模塊和24個收發器的新產品來說,靠重新設計去解決無法預料的性能問題,其代價是非常高昂的。我們需要知道出帶時而非出廠時產品的性能狀況。要達到這個目標,需要對IC和封裝進行優化,以滿足成本、性能和面市時間的要求。

為新產品設計多達1200個引腳的倒裝芯片封裝要負擔多種約束條件。因此,我們采用可靠的基于軟件的建模技術開發出了“以特性為主導的設計流程”。關鍵是要求我們能利用可提供軟件模型相關性的測量數據來支持設計。

眼圖的張開

接收器上電壓與時序的余量最終決定芯片在實際系統中的工作性能情況。同時調整電路和封裝能使接收器電路獲得最大張開程度的眼圖。在某些設計中,靠近裸片的高阻抗邦定線或封裝跡線能夠抵消ESD結構和接收器的輸入電容,從而有助于眼圖的張開。

我們發現了幾個顯著特點:封裝引腳的眼圖清楚并不意味著接收器電路的眼圖也清楚。而且驅動電路也需作調整,以使封裝引腳(而不是硅片焊盤)的輸出波形具有正確的電壓擺幅、上升/下降時間以及占空比。我們發現,良好的封裝模型是至關重要的,而專用封裝仿真軟件(例如Optimal公司的PakSi-E)已成為最重要的工具之一。利用專用仿真軟件,我們甚至可以為柔性電路板環境中的折疊基底建立精確的三維模型。

我們選用多層倒裝芯片封裝來支持設計中的多吉比特收發器,為最初的樣品設計原型。還利用PakSi-E和Sidea創建了電氣模型。從這些模型可以看出,即使封裝能夠提供所需的性能,我們仍能對設計作一些改進。最終我們實現了新的設計,并且利用PakSi-E仿真和測量再次確認了性能。

顯然,130納米及以下的設計需要新的設計理念和方法。針對今后所有的高端設計,賽靈思公司的設計人員將在以后所有的項目中都實行硅片和封裝的協同設計和優化。在封裝建模和仿真工具的幫助下,封裝設計能成為全芯片設計中一個完整的部分。

Paul Y.F. Wu是賽靈思公司封裝設計經理,Soon Chee則是賽靈思公司的高級封裝開發部經理。合著者Ching-Chao Huang是Optimal公司首席技術官。

作者:Paul Y.F. Wu

封裝設計經理

Soon Chee高級封裝開發部經理

賽靈思公司

Ching-Chao Huang

首席技術官

Optimal公司