有了基于 FPGA 的原型設計,在SoC上市之前,我們就可以進行軟件開發和調試,因為該原型設計比仿真器或模擬加速器的運行速度快10-100倍,軟件可以在復雜的操作系統及大型測試環境下進行測試。

然而,實現上述原型設計系統需要克服一系列開發方面的挑戰。不過,讓人驚訝的是創建硬件本身并非最棘手的問題。實際上,許多廠商就可提供為特定目的構建的ASIC 原型板,如 HAPS 高速 ASIC 原型設計系統等。因此,設計成功的關鍵是合適的軟件,在當今電子行業的諸多領域都是這種情況。真正的挑戰是在 FPGA 中實施原型設計。雖然目前最大的 FPGA 可以處理約 250 萬個 ASIC門數的設計驗證,但原型設計常常需要一個以上的 FPGA。使用多個 FPGA 將面臨如下所述的一系列值得注意的難題。

原型創建功能的核心是將 SoC 設計移植到 FPGA 上。移植的目的是為了驗證軟件,因此應當在盡量不修改RTL的情況下完成驗證工作。如果必須在兩個或更多 FPGA 之間對設計進行拆分,則連接至FPGA的引腳會出現數量不足的問題。根據 Rent 規則,所需I/O引腳數將以門數量的分數冪增加,如果一個大型設計拆分成幾個器件,則需要大量的I/O 引腳。即使擁有超過1,000個I/O引腳的最新型的 FPGA 也不具有實現目標所需的資源。很顯然,不可能靠 RTL 人工編碼來解決這一問題。真正解決這一問題必須開發適合的軟件。采用自動引腳多路復用技術,一個引腳可傳輸數個I/O信號,但性能將有所下降。幸運的是,FPGA 的運行速度足夠快,即使采用多路復用I/O,也能提供足夠高的性能,從而能夠驗證復雜的嵌入式軟件。不過,解決問題不止一種方法。FPGA 中所有功能塊的自動復制以及 RTL 上的Bit-Slicing和Zippering等特殊操作可進一步減少對 FPGA I/O引腳的需求。

在將 SoC 設計移植到 FPGA 上時,開發小組還將面臨的另外一個問題是門控時鐘轉換和ASIC IP。FPGA 架構并不支持通常用于ASIC 中以降低功耗的門控時鐘設計風格,而是必須將時鐘門控信號轉換為時鐘使能信號,才能確保該設計在FPGA 硬件上正常運行。而實現這一自動轉換的唯一可行性辦法就是開發適當的軟件。IP是 SoC 設計的主要組成部分,若將其集成于原型設計中則可能會帶來另一個問題。有時需要大的功能塊(如處理器)作為整個芯片與硬件接口。唯一的要求是原型設計硬件必須具備足夠的靈活性以支持各種IP功能子卡(子板)。但是,采用這種方法需要處理的常用功能太多,如存儲器、FIFO、乘法器和加法器等。而采用適合的軟件可以自動將這些功能塊轉換成與 FPGA 兼容的組件。

一旦設計移植到 FPGA 上,該設計將以實速(at-speed)運行,但繼而出現了另一個問題,即如何高效完成調試工作？雖然可以采用嵌入式或非嵌入式邏輯分析儀來完成這項工作但要求其在單獨的門級或總線級上運行。另外,向后追蹤這些信號至RTL級是一個非常耗時的過程,因為需要進行向后操作穿過綜合步驟。真正需要的是運行于RTL級上的調試軟件,RTL級與設計運行的抽象級別相同。另外,就是需要自動生成全面的測試基準的能力。根據該測試基準,檢測到的錯誤或斷言故障可導出至模擬器重放并對問題進行分析。目前,Synplicity 公司的 Identify Pro 產品就具備這種功能,可以將 FPGA 原型設計應用到更廣泛的驗證環境中。

基于FPGA原型的實速SoC驗證方法是一種針對復雜嵌入式系統驗證的解決方案。可以解決該領域眾多問題的軟件和現成原型板現已供貨。盡管如此,仍有進一步改善的空間,原型設計硬件和軟件組件可以更進一步集成,同時系統啟動時間和修改次數也有待縮短。隨著這些功能的發展,實速驗證系統(如Synplicity公司的/confirm/ia平臺)將與其它現有的驗證方法共成為 SoC開發不可或缺的部分。

作者:Juergen Jaeger

ASIC 驗證市場營銷部高級總監

Synplicity 公司