去年在設(shè)計一款無線產(chǎn)品的時候，為了節(jié)省時間，使用了別人設(shè)計好的PCB源文件，結(jié)果遇到了一件有意思的事情——Allegro中過孔重疊卻不報DRC錯誤，見下圖。由于這個PCB源文件最初不是我設(shè)計的，所以原來的工程師做的特殊設(shè)定我并不清楚，但這個過孔重疊的問題肯定要解決才行。

第一步，確定Allegro Constrains Manager - ->Physical - ->Physical Constrain Set- ->All Layers- ->Pad-Pad Connect已經(jīng)設(shè)定為NOT_ALLOWED。

第二步，確定Allegro Constrains Manager - ->Same Net Spacing- ->Same Net Spacing Constrain Set- ->All Layers- ->Vias- ->Thru Via To Thru Via已經(jīng)設(shè)定了同網(wǎng)絡(luò)過孔間距，這里是5mil。

第三步，確定Setup- ->Constrains- ->Modes- ->Same Net Spacing Modes- ->Vias已經(jīng)勾選。

以上三步都是特別容易想到的，然而，這并不能解決過孔重疊卻不報錯的問題。后來，我在Allegro Constrains Manager里面找了好久才最終確定，一定要將Allegro Constrains Manager - ->Same Net Spacing- ->Same Net Spacing Constrain Set- ->All Layers- ->Options- ->Enable DRC By-Layer由FALSE改為TRUE，才會正常報出DRC錯誤。