摘要

　　本文討論RF數模轉換器對于通信系統的實際應用，例如有線通信、無線通信基礎設施基站、無線回程及其他此類系統；另外回顧了推動RF DAC技術發展的重要規范，以及一些用于實施此類系統的常見無線電架構；解釋了與RF DAC設計相關的挑戰，并討論了一些權衡取舍和可能的解決方案；評論了封裝設計考慮和印刷電路板設計；介紹了適合電纜前端發射器的RF DAC的測量結果。RF DAC的特性和性能適合為針對多載波、多頻段、多標準無線電發射器的軟件定義無線電系統提供解決方案。 

簡介

　　消費者對于各種數據服務不斷擴大的需求推動有線和無線通信領域的服務提供商不斷改進網絡的數據處理能力。電纜服務提供商努力將視頻質量從模擬提高至數字，再到高清晰，并不斷提高互聯網服務的下游和上游數據速率。為了支持更多語音服務，無線服務提供商已從模擬發展到數字蜂窩，現在又將網絡升級至第三代(3G)、長期演進(LTE)以及更高標準，以滿足客戶對于智能手機寬帶數據服務不斷增加的需求。由于各種網絡間傳輸的數據量增加了幾個數量級，回程服務提供商必須升級系統。所有市場面臨的共同問題是，消費者希望以幾乎平價獲取以上數據服務，而不理會通過網絡傳遞的數據量。這樣，系統和升級成本便成為選擇無線電傳輸子系統架構的重要因素。

發射器架構

　　基礎設施傳輸系統一直緊跟數據速率的步伐，不斷邁向更大的帶寬和更高階的調制，從最初使用的傳統外差或超外差上變頻架構發展為更現代化的實施方案。在外差型架構中，數字調制器通常實施為傳統正交調制器，如圖1a所示，其中一對正交的DAC將濾波后的基帶數據轉化為模擬信號后送入正交調制器，調制器輸出經過一級或兩級上變頻，到達最終輸出頻率。此信號接著由功率放大器放大，并路由至天線或電纜設備。

　　基本相同的發射器可用于實施更高性能的系統。例如，圖1b中，除了發送經過濾的基帶數據外， 數字專用集成電路(ASIC)或現場可編程門陣列(FPGA)可將調制信號及其復數共軛分別發送至I和Q數模轉換器(DAC)，實施單邊帶(SSB)上變頻器，減少或消除上變頻混頻器輸出端的無用鏡像。此復合中頻(CIF)架構簡化了濾波要求，從而可實施更低成本的濾波器。同樣的基本框圖可用于創建零中頻調制器，以中頻DAC作為基帶I和Q DAC，并直接調制最終載波頻率。許多無線基礎設施系統使用的正是此方法。替代實施方案還將信號保持在基帶，并為輸出功率放大器添加數字預失真(DPD)，從而產生一種性能更強的零中頻(ZIF)發射器。

　　以上架構均存在多種導致性能下降的因素，必須克服以滿足系統要求。例如，DAC和調制器必須具有足夠低的輸出噪聲，以符合系統噪底規范。另外還必須具有足夠的平衡和失調匹配，避免因幅度或相位不平衡造成調制器輸出端的本振(LO)泄露。DAC通常具有偏移和相位調諧能力，可減少或消除此類不平衡。外差架構存在固有的無用混頻產物或鏡像，源自上變頻混頻器。這些成分必須在功率放大器前過濾，因為它們有違帶內或帶外雜散抑制要求。DAC還會產生雜散信號，例如與數據接口時鐘或DAC采樣時鐘相關的雜散信號。如果不在DAC輸出端充分過濾，這些信號會被正交調制器調制到載波中。

　　圖1c顯示了一個替代解決方案。在此實施方案中，所需信號全部創建在數字ASIC或FPGA中，接著使用RF DAC在所需RF輸出端直接合成該信號。信號經過濾波以凈化頻譜，然后發送至發射放大器。此方法的優勢體現在簡潔，去除了LO泄露概念和上變頻器鏡像。調制器兩個輸入的幅度不需要平衡，也不用考慮正交調制器的相位不平衡。該調制器可視為非常適合ASIC或FPGA及DAC中可用的量化級。這一解決方案可將電路板面積減少50%之多，由于DAC與調制器之間無濾波要求，復雜性也得以降低。

圖1 無線電發射器框圖：a)使用基帶DAC實施的傳統超外差；

　　b)具有中頻DAC的復數中頻調制器；c)與RF DAC直接RF合成

　　系統要求保持不變，因此RF DAC必須承載整個噪聲性能和雜散性能負擔，發射器才能符合規范。系統分析從LO和混頻產物的頻率規劃轉變到DAC噪聲和雜散性能、其自身鏡像和時鐘頻率的規劃。在維持較低功耗的同時滿足這些規范是一大挑戰。雖然功耗不必像手機那么低，但基礎設施的設備功耗也越來越重要，因為服務提供商將總運營成本視為購買決策的一部分。

　　表1總結了電纜和無線基礎設施系統要求中一些最難的規范。對于現有無線基礎設施系統，具體是通過DAC性能和外部濾波的組合滿足噪底要求，但DAC性能必須足夠好，避免可能推高基站成本的額外濾波要求。電纜系統的寬可合成帶寬要求給DAC輸出設計帶來了一些困難，但也給DAC數據接口設計提出了高性能要求，因為數據吞吐速率必須超過2 Gsamples/s才能實現1GHz的可合成帶寬。

　　表1:電纜和無線基礎設施標準中推動性能要求的主要規范

　　由于功率考量和原始DAC性能，使用RF DAC難以獲得電纜或無線基礎設施發射器的實際實施方案。不過，低功耗RF DAC設計的最新進展讓這些實施方案成為可能。從電纜前端的窄帶實施方案開始，設備使用部署圖1c的架構，每個DAC合成4個、8個和16個通道。新的FPGA出現后，全頻段數據泵所需的數據處理在經濟和功耗方面變得可行。所以，重點在于DAC設計必須提供表1中總結的性能。 

RF DAC設計挑戰

　　上述應用給RF DAC設計帶來巨大挑戰。部分寬帶應用不僅需要寬帶寬合成，也需要高頻譜純度。先前應用通過計算折回第二及第三諧波的下降位置并調整采樣速率，使失真和其他雜散位于帶外，賦予系統架構師“頻率規劃”能力。接著對此最終DAC輸出實施帶通濾波，以提取所需的信號。不過，如果要求輸出1GHz帶寬，同時在通帶附近維持顯著帶外抑制，則不可能將雜散和諧波移動至頻譜的未用部分并有效隱藏。除寬帶信號要求外，RF DAC還可用于高頻合成。由于需要盡量降低便攜式電子器件功耗，并實施高密度通信電路板解決方案，使這些設計要求更加復雜。

　　電流導引輸出結構是細線互補金屬氧化物半導體(CMOS)流程中現代高速DAC的主流選擇。它包括電流源、差分輸出開關、開關驅動邏輯、時鐘接收器和支持電流的陣列（圖2a）。電流源饋入差分輸出開關，從而將電流引導至正或負輸出。數據字輸入指示所需的逐位電流，并通過開關驅動邏輯啟動適當的開關。時鐘接收器和時鐘路徑提供采樣沿，用于更新DAC輸出。用于通信的DAC范圍為12至16位。實施（或驅動）4至65K個獨立電流源不太實際，DAC通常被分割成一元和二元擴展電流。圖2b顯示了典型的電流導引DAC輸出級。解碼器提供輸入二進制字到設計分段的適當映射。DAC的性能主要取決于個別電流、輸出阻抗、時鐘噪聲和時序偏斜的匹配。理想DAC應具有由Ao=I? Di/2N給出的傳遞函數；輸出電流誤差將偏離直線傳遞函數，從而導致線性誤差。與理想傳遞函數的偏差如果足夠大，將在DAC 的輸出端產生失真。另一設計考量是DAC輸出阻抗，其作用類似于外部負載與DAC本身之間的分流器。DAC的輸出阻抗與數據相關，將在輸出端產生諧波失真。因此，DAC必須設計有足夠高的阻抗，以滿足最差情況下所需的諧波失真指標。時鐘上的抖動或相位噪聲是另一個限制性能的因素，因為它會在合成的輸出信號上產生相位噪聲。此外，任何破壞時鐘和/或時鐘路徑的信號將通過輸出進行調制，產生無用邊帶。最后，跨位時序偏斜可視為理想開關瞬間的偏差，也會在DAC的輸出端產生失真。與電流失配不同，隨著頻率和采樣速率增加，時序偏斜將在周期中占更大比例。 

圖2 a)頂層數據流框圖；b)電流陣列和輸出級

　　在極高頻率下，必須考慮線性度和失配要求，但對時鐘、時鐘路徑、抖動和其他時序誤差的要求也更嚴格。RF DAC性能主要受限于動態誤差。DAC的輸出阻抗將取決于無功分量（主要是電容），需要遠遠高于外部負載阻抗才能維持高頻率下的性能。大的外部電壓擺幅可耦合至DAC，通過所需的輸出信號進行調制以產生失真。另外，輸出開關晶體管提供到達DAC和尾節點的耦合路徑（圖2b）。尾節點上的任何不穩定信號將通過輸出信號進行調制并導致失真。阻抗和耦合效應通過減小晶體管尺寸和注意布局來降至最低。

　　柵極驅動信號也必須予以注意。輸出開關晶體管將電流路由至正或負輸出，具體取決于數據處于高電平還是低電平。在高電平至低電平轉換期間，由于輸出開關晶體管開啟和關閉動態間差異，瞬變毛刺將出現在尾節點上。在極高頻率下，此毛刺將根據數據反轉率以不同方式建立。這會導致數據相關誤差，隨后在輸出端產生數據相關失真，如圖3a所示。該效應可利用恒定活動輸出電路來衰減，如圖3b所示。減輕該效應的一種技術是使用歸零(RZ)輸出電路。使用RZ電路后，前半個周期中，電流被路由至正或負輸出，具體取決于輸入處于高電平還是低電平，后半個周期中，電流被分流至電源，基本上使輸出歸零。此方案提供了所需的恒定切換，且與數據無關，但代價是在后半個周期中丟棄一半電流，因此輸出端會損失3dB的信號功率。作為替代方案，可使用雙通道RZ方案，其中兩個RZ DAC并聯連接，分別在相反時鐘相位下工作。使用此替代方案可恢復輸出功率，但代價是輸出電路的功耗翻倍。第三個替代方案使用四通道開關輸出電路，其中電流在兩對輸出晶體管之間切換。四通道開關提供恒定的開關活動，減少了數據相關性，無需使用兩個輸出和兩倍的電流，可謂理想方法。 

　　圖3 a)傳統雙通道開關將呈現與數據相關的尾節點毛刺；b)恒定活動架構（RZ、雙通道RZ、四通道開關）可緩解數據相關問題

　　RF DAC的設計挑戰不限于DAC輸出頻譜性能。需要高帶寬的應用也需要極高的DAC接口數據吞吐速率。數據接口必須設計有長度匹配且阻抗受控的數據線。此外，驅動邏輯必須能夠符合總線兩端的最大偏斜。對于較低帶寬應用，DAC中的邏輯可用于對數據進行高頻插值，以數字方式將信號調制到所需的輸出頻率。兩種情況下，高采樣速率都會給DAC帶來嚴重的數模接口問題。高噪聲數字信號與敏感模擬電路必須仔細隔離，同時正確地對數字數據進行采樣和重新定時，以匹配最終模擬輸出驅動電路。

　　一個實際實施方案包括雙端口14位低壓差分信號(LVDS)接口，每個端口在1.5Gsamples/s下工作，以為DAC提供最高3Gsamples/s的吞吐速率。輸入延遲鎖環(DLL)鎖定輸入數據時鐘，以跟蹤系統漂移并重新定時DAC內的數據。此設計內包括的插值提供了在接近奈奎斯特頻率的輸出端減少sin(x)/x衰減的方法，同時使用時鐘混頻技術（稱為mix-mode?）將輸入數據調制到第二和第三奈奎斯特區。對于插值和混頻模式操作，數字與模擬部分間的數據傳輸速率最高為6GSPS。數字合成邏輯無法在這一高速下工作，因此設計為多個并聯路徑。使用自定義邏輯將并聯路徑多路復用，并以最終DAC速率傳遞數據。為了維持不同頻率、程序、電壓和溫度變化的鎖定，為數字和模擬域之間的接口添加冗余恒定切換位，如圖4所示。此恒定切換位通過鑒相器與模擬時鐘進行比較。鑒相器的輸出對數字側的電壓控制振蕩器(VCO)施加控制電壓，以根據需要推挽頻率，并維持數字與模擬電路之間的鎖定。上述技術結合四通道開關輸出結構，可提供低功耗RF DAC實施方案(~1.6W@ 3Gsamples/s)。對FPGA或ASIC的額外要求是在RF DAC接口以更高速度處理和/或發送數據。不過，此權衡非常有利，因為數字技術不斷向更細間距的微影蝕刻工藝前進。8×插值濾波器和調制器可在低于400mW的現代FPGA中實施。雙通道IQ DAC加能夠合成900 MHz或1.95GHz信號的調制器需要2.5至3W功率。RF DAC后可能需要增益級，以實現類似于調制器輸出的輸出功率，但這一解決方案仍然十分有利，可以減小尺寸，降低復雜性，最高可將整體功率降低1W。

圖4 數據接口設計對高性能RF DAC非常重要

封裝

　　為保持RF DAC性能，封裝需要結合硅工藝加以優化。許多情況下，硅工藝和封裝均需要取舍，以提供最佳整體解決方案。例如，時鐘輸入應盡可能接近時鐘接收器電路，同時盡可能將時鐘接收器電路靠近最終目的地放置。不過，這些要求會讓外部封裝和電路板布局問題變得更困難和更昂貴，甚至可能影響隔離。同樣的問題適用于DAC輸出和功率域。

　　為了解決這些權衡，最好選擇可定制同時提供良好信號完整性的封裝。這樣，信號傳遞、必要的受控阻抗和電源低阻抗變得更靈活。電源域需要仔細設計和路由，以便電流環路具有低阻抗，且不會耦合至其他域或信號。此要求最好擴展至PCB，以便系統設計人員可以輕松地將功率路由至器件并提供去耦。 

　　DAC輸出必須仔細處理。最佳輸出設計將在封裝中使用受控阻抗，并考慮從芯片到層壓板焊接路徑、從層壓板到電路板焊接路徑的整個信號路徑，最后考慮電路板設計本身。三維仿真和分析軟件可用于確保這些信號的正確傳輸線路設計。同樣的設計方法可用于時鐘輸入。這些信號的S參數經過優化，可使提供的信號功率最大化，并將反射降至最低。 

實際設計考慮

　　典型通信系統包括數據主干，以與頂層開關結構進行數據通信，同時讓數據速率實現多兆位數據傳輸。數據通過適當的通道卡最終路由至所需RF端口。在通道卡內，RF DAC用作數字邏輯與RF模擬輸出驅動網絡之間的接口。這些通信系統卡通常包括數據接口邏輯、FPGA或專用ASIC、DAC、濾波器、增益模塊和RF功率放大器。為了優化系統性能，分析現在包括系統印刷電路板和信號鏈元件。使用模型仿真驅動器和接收器特性，同時使用3D仿真和分析軟件確保正確的傳輸線路設計和良好的返回路徑。

　　來自數字接口邏輯的高速數據驅動DAC輸入。數字數據路徑采用差分形式，通過確保驅動邏輯與DAC輸入間的最少電荷轉移來最大化吞吐速率，從而減少輸入數據信號的失真。接口邏輯與DAC之間的數據路徑應控制阻抗，數據線路長度需要匹配以將高頻下的偏斜降至最低。 

　　電源路徑極具挑戰性。數字邏輯包括I/O和內核邏輯電源，而RF輸出網絡可包括多達四個或五個額外電源。電源域必須彼此隔離，信號返回路徑應仔細管理，以避免域間串擾。這些系統要求的工作原理有助于指導RF DAC中的端口和電源設計，以便簡化集成。 

　　主要DAC時鐘存在于系統卡上的關鍵信號之間。DAC時鐘為差分形式，通過過孔護欄和受控返回路徑與其他信號隔離，以確保無耦合或串擾。耦合至時鐘的任何信號將直接出現在DAC輸出端。破壞時鐘的數字信號可減少系統內的噪聲裕量。必須防止DAC輸出耦合至時鐘，否則將造成二次諧波，甚至可能造成輸出頻譜的其他諧波問題。時鐘驅動器最好盡可能靠近DAC，以減少噪聲和其他耦合問題。 

　　DAC輸出用作DAC與其初級負載之間的傳輸線路。應密切注意DAC輸出網絡傳輸線路以維持恒定阻抗。如上所述，RF DAC通過層壓板將這一分析擴展至電路板，以提供器件間的最小阻抗差異。DAC與負載間的阻抗匹配非常重要，這是為了實現從DAC到目的地的最大能量傳輸，將從目的地返回DAC的反射降至最低。如果DAC和負載旨在滿足50Ω阻抗，傳輸線路必須匹配且同樣設計為50Ω，使得ZS=ZL=Zline（ZS – 源阻抗，ZL – 負載阻抗，Zline – 傳輸線路阻抗）。RF頻率下的傳輸線路必須視為具有阻性分量（實部）和無功分量（虛部）的復雜阻抗。例如，如果系統內的驅動源是純阻性，而負載具有無功分量，傳輸線路需要設計成以相反電抗補償負載，從而維持阻抗匹配。RF DAC、傳輸線路和負載提供三個不同部分，可視為多端口接口。

　　圖5 RF DAC輸出的測量頻譜分析儀曲線圖：a) 6MHz 256-QAM有線電視信號的158個通道，55MHz至1 GHz；b)兩個5MHz寬WCDMA通道，884至894MHz；c)四個5MHz寬WCDMA信號，1970至1990MHz

　　S參數為設計人員提供了工具，可用于優化這些接口。三維仿真工具用于提取和分析傳輸線路S參數，也可用于收集電源和負載S參數以實施完整網絡仿真。S參數也使用網絡分析儀在RF系統內測量，然后使用3D仿真工具分析。對于差分輸入和輸出系統，需要兩個差分S參數端口或四個單一端口。S參數包括有關反射后的入射功率波和線路間串擾的信息。史密斯圖用于提供跨頻率復雜阻抗的簡單圖形表示。輸出端口用匹配系統負載端接時，S11是輸入復雜反射系數的衡量，輸入端口用匹配系統負載端接時，S22是輸出復雜反射系數的衡量。S12和S21分別是正向和反向傳輸增益。在匹配的系統中，S11和S22參數較低，而S12和S21參數接近零（測量單位為dB，假定發射1×信號能量）。理想系統中，S11和S22參數將為負無窮大，而S12和S21參數等于零，表示從電源傳輸至目的地的功率無任何損耗。 

　　盡管DAC常被視為差分電路，RF DAC仍會輸出共模信號成分，這一點需要納入考慮。RF DAC在基頻的偶數諧波倍數下以及DAC采樣速率的倍數下具有大量共模信號成分。外部無源器件和電路板寄生匹配對于維持共模抑制非常重要。在內置由RF DAC驅動的放大器或增益級的系統中，這些器件的共模抑制必須予以考慮。理想情況下，差分放大器輸出將通過提取兩個輸入的差異并進行放大來消除共模，即Vo = 增益? (V+– V–)。不過，放大器還包含共模增益（隨頻率變化），輸出被描述為Vo = 增益? (V+– V–)+1/2Acm ? (V+– V–)。通常，共模增益遠小于放大器增益，因此可改善系統的共模抑制。

測量結果

　　圖5a顯示了3.0Gsamples/s RF DAC的輸出，該器件根據DOC-SIS規范將6MHz寬256正交幅度調制(QAM)信號的158個通道合成。信號在FPGA內產生，接著由RF DAC直接合成。可以看到，片內數字濾波器的輕微紋波抑制了帶外信號。DOCSIS 3文檔說明了不斷變化的鄰道泄漏比(ACLR)要求，它衡量的是所需通道信號功率在指定帶寬下與相鄰未發射通道之比。158個通道的ACLR要求都是~51dBc，RF DAC符合此要求。圖5b顯示了RF信號的方向，RF DAC以2.4576 Gsamples/s采樣，以884至894MHz輸出兩個5MHz寬WCDMA通道。圖5c顯示了在1970至1990MHz輸出頻率下從RF DAC直接合成的四個WCDMA信號。根據WCDMA規范，天線處ACLR對于第一及第二鄰道分別為45dBc和50dBc。圖5b至5c顯示明顯超出規范的RF DAC，有足夠的裕量可用于后續RF放大電路。 

圖6 3.0 Gsamples/s RF DAC內核芯片照片

未來方向 

　　RF DAC已經用于目前的通信基礎設施系統，特別是有線系統，例如DOCSIS電纜分配。無線通信系統需要更寬的數據帶寬，以便由服務提供商在更多頻段上實施。較小的系統帶寬分配和更復雜的調制方案致使覆蓋區域和單元大小更小，同時需要RF輸出頻率更靈活的傳輸系統設備。RF DAC具有獨特的優勢，可解決這些需求。通過合成整個RF輸出頻段，RF DAC具有靈活的調制類型、帶寬和輸出頻率。由于調制器以數字方式實施于FPGA或ASIC內，然后通過RF DAC輸出，系統設計變得更簡單。依據頻段組合變化的元件只有特定頻段修平濾波器和輸出功率放大器。鑒于輸出信號以數字方式調制，設備設計人員可集中精力優化這些元件。